在 CMOS 数字集成电路的测试领域，IDDQ 测试已成为现代主流的测试技术，其技术源头可追溯至早的 CMOS 工艺。下面将详细介绍 IDDQ 测试的相关内容，包括其定义、原理、与传统逻辑测试的对比以及在提升电路可靠性方面的作用。
什么是 IDDQ 测试
要理解 IDDQ 测试，需先明确全互补静态 CMOS 电路（下文简称 CMOS 电路）的定义，再讲解测试的原理。
CMOS 电路
以图 1.1 (a) 所示的二输入与非门为例，它包含输入 a、b 和输出 c，该逻辑门通过 n 型场效应管（nFET）和 p 型场效应管（pFET）以 CMOS 工艺实现，结构如图 1.1 (b) 所示。
当输入 a、b 均为逻辑 1 时，两个 nFET 导通，输出 c 与地（GND）相连，因此 c 被置为逻辑 0。此时两个 pFET 均不导通，电源（VDD）与地之间无导通通路。电路处于稳态（静态）时，从电源汲取的电流极小，该静态电源电流即为 IDDQ。在电路中，仅有场效应管的漏电流贡献 IDDQ，因此其数值极低。
当输入赋值为其他情况时，pFET 形成 VDD 到输出 c 的导通通路，c 到地无通路，c = 1，IDDQ 仍保持极低水平。
结论：如图 1.1 (c) 所示，每个 CMOS 门由 pFET 上拉网络和 nFET 下拉网络组成。情况下，对门的任意输入赋值，仅存在 VDD 到输出、或输出到地的单一导通通路，因此任意输入下 IDDQ 均可忽略，CMOS 电路的静态功耗极低。
IDDQ 测试
以图 1.2 (a) 的电路为例，输入 时，电路的 IDDQ 可忽略；若存在缺陷导致节点 c、d 短接，开关级电路如图 1.2 (b) 所示，此时会形成 VDD 到地的导通通路，产生异常升高的 IDDQ，该特征即为 IDDQ 测试的原理。
电流波形如图 1.2 (c) 所示： / 有故障电路在瞬态阶段均会出现高电流，必须在瞬态消失后的稳态区域测量 IDDQ。
综上，IDDQ 测试的流程为：
向电路施加一组输入向量；
在选定向量施加后（或每个向量后）测量 IDDQ；
若测量值超出预期阈值，判定电路为故障电路。
逻辑测试局限性
要理解 IDDQ 测试的必要性，我们必须先明确传统测试方法（逻辑测试）的局限性，以及 IDDQ 测试如何弥补这些短板。
逻辑测试的假设与流程
逻辑测试的假设是：所有物理缺陷都能被建模为电路逻辑门级的故障。目前应用广泛的逻辑测试，采用单节点固定型故障模型（stuck - at）—— 假设电路中仅有一条线路固定为逻辑 0（固定 0 故障）或固定为逻辑 1（固定 1 故障）。
固定型故障可通过单一输入向量检测（时序电路需输入向量序列）。例如图 1.3 中，假设线路 a 存在固定 0 故障（简写为 a s?a?0），施加输入向量 ：时输出 g = 0，有故障时输出 g = 1，输出逻辑的变化即可判定故障存在。
逻辑测试的流程是：先生成测试向量集 T，将向量施加到已制造的芯片上，监测输出端的逻辑电平；若实际输出与预期逻辑值不符，即判定芯片故障。
逻辑测试的不足
固定型测试起源于 TTL 电路，但无法准确建模 CMOS 电路中常见的物理缺陷。因此，基于固定型故障模型生成的逻辑测试向量，无法保证检出这类缺陷。
有人认为，理论上可以为这类缺陷补充逻辑测试向量，但时至今日，行业仍未找到在逻辑级有效建模关键缺陷的方法。桥接缺陷就是典型：该缺陷会导致电路中两个或多个独立节点意外短接，要在门级准确建模，必须精准估算桥接电阻，否则无法预测缺陷存在时的电路输出；而这类缺陷，用 IDDQ 测试可以轻松检出。
即便缺陷能在门级被正确建模，逻辑测试向量的生成也极为困难。，现有时序电路测试生成工具，几乎无法生成 99% 覆盖率的固定型测试向量（即保证检出所有可测单固定型故障）；与之相对，IDDQ 测试向量的生成难度要低得多。
上述优势决定了 IDDQ 测试能显著提升产品质量；除此之外，它还能大幅改善电路可靠性。以栅氧短路这类物理缺陷为例，它不会改变电路的功能行为，因此逻辑测试无法检出，但会引发严重问题：一是持续消耗电源电流（便携设备的痛点），二是导致电路在投入使用后快速早期失效。IDDQ 测试可以精准检出这类缺陷，从根源上提升电路可靠性。
IDDQ 测试与可靠性
可靠性实测数据
芯片失效概率随时间呈浴盆曲线：早期失效源于弱芯片 —— 这类芯片能通过功能测试，但存在隐性缺陷，投入使用后快速失效。
传统筛选弱芯片的方法是老化测试，但耗时（长 7 天）、成本高。大量实验证明：高 IDDQ 是弱芯片的特征，IDDQ 筛选可替代 / 简化老化测试。通过 IDDQ 筛选的芯片，老化失效率会大幅度降低。
IDDQ 与高压应力筛选
高压应力（HVS）+ IDDQ 测试的组合方案（SHOVE 测试），已被一些公司用于替代老化测试，消除昂贵、耗时的老化工序。
其流程为：在短时间内对芯片施加高于额定工作电压的应力，同时向被测芯片输入一组测试向量；随后恢复至正常工作电压，执行标准的 IDDQ 测试。
原理：对芯片短时间施加超额定电压，加速栅氧缺陷、绝缘层缺陷的击穿，弱芯片会快速显现故障；再回到额定电压做 IDDQ 测试，精准检出故障芯片。
该方法需要明确几个关键问题：
为什么这种筛选方法能剔除弱芯片？
应力电压应设定为多少？
应力施加时长是多少？
应力测试期间应输入何种向量？
部分缺陷具有时间依赖性，包括：晶体管栅极与沟道间氧化层的缺陷、相邻导电层（尤其是金属层）间绝缘层的缺陷。这类缺陷在电压应力作用下会随时间劣化，终在本应绝缘的层间形成导通通路，进而引发功能失效。这是芯片早期失效的主要诱因之一。随着工艺特征尺寸不断缩小，氧化层厚度持续减薄，这类缺陷会愈发普遍。对芯片施加高压应力的目的，就是加速缺陷击穿，让弱芯片在出厂前就暴露问题。
设 EOX 为氧化层两端的电场强度，3.3V 工艺下，芯片正常工作时的 EOX 约为 3.5MV/cm。需要牢记的原则：若将芯片的 EOX 提升至远高于正常值，弱芯片的氧化层会快速失效，而完好氧化层几乎不受影响。表 2.5 给出了量化估算数据。设计思路是选择合适的应力强度：让有缺陷的氧化层快速失效，同时不损伤完好氧化层。典型的 EOX 取值为 6.0MV/cm、7.5MV/cm。产生该电场强度的应力电压，由氧化层厚度 TOX 决定。
综上所述，IDDQ 测试在 CMOS 数字集成电路的测试中具有重要的地位，它不仅能够检测出传统逻辑测试难以发现的缺陷，还能有效提升产品质量和电路可靠性，在集成电路的生产和应用中发挥着的作用。
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